A Study on High Speed LDPC Decoder Algorithm based on dc saperation
نویسندگان
چکیده
منابع مشابه
Reduced-Complexity Nonbinary LDPC Decoder for High-Order Galois Fields Based on Trellis Min-Max Algorithm
Memories Precharge-Free, Low-Power Content-Addressable Memory .. . . . . . . . . . . . . . . . . . . . . . . . . . . . M. Zackriya V and H. M. Kittur 2614 A Low-Voltage Radiation-Hardened 13T SRAM Bitcell for Ultralow Power Space Applications .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ....
متن کاملstudy of hash functions based on chaotic maps
توابع درهم نقش بسیار مهم در سیستم های رمزنگاری و پروتکل های امنیتی دارند. در سیستم های رمزنگاری برای دستیابی به احراز درستی و اصالت داده دو روش مورد استفاده قرار می گیرند که عبارتند از توابع رمزنگاری کلیددار و توابع درهم ساز. توابع درهم ساز، توابعی هستند که هر متن با طول دلخواه را به دنباله ای با طول ثابت تبدیل می کنند. از جمله پرکاربردترین و معروف ترین توابع درهم می توان توابع درهم ساز md4, md...
Algorithm-Based Low-Power/High-Speed Reed–Solomon Decoder Design
With the spread of Reed–Solomon (RS) codes to portable wireless applications, low-power RS decoder design has become important. This paper discusses how the Berlekamp Massey Decoding algorithm can be modified and mapped to obtain a low-power architecture. In addition, architecture level modifications that speed-up the syndrome and error computations are proposed. Then the VLSI architecture and ...
متن کاملA Review on Parallel LDPC Decoder Architecture
Low Density Parity Check (LDPC) codes offer excellent error correcting performance and is being widely considered in next generation industry standards. The main challenge with implementing Parallel Decoder Architecture for LDPC codes is the interconnection of the functional units at the top level. For applications that require high throughput and low power dissipation and tolerate a fixed code...
متن کاملHigh-Throughput Irregular LDPC Decoder
Abstract— This paper presents a high-throughput area-efficient decoder design for the irregular Quasi-Cyclic (QC) Low-Density Parity-Check (LDPC) codes. Two new techniques are proposed, including parallel layered decoding architecture (PLDA) and critical path splitting. PLDA enables parallel processing for all layers by establishing dedicated message passing paths among them. The decoder avoids...
متن کاملذخیره در منابع من
با ذخیره ی این منبع در منابع من، دسترسی به آن را برای استفاده های بعدی آسان تر کنید
ژورنال
عنوان ژورنال: Journal of the Korea Institute of Information and Communication Engineering
سال: 2013
ISSN: 2234-4772
DOI: 10.6109/jkiice.2013.17.9.2041